机器之心报道
编辑：泽南、小舟
从纳米到埃米，芯片制造商正在竭尽全力缩小电路的尺寸。但对于人们日益增长的算力需求，一项涉及更大尺寸（数百或数千纳米）的技术在未来五年内可能同样重要。
这项技术称为直接混合键合（Hybrid Bonding），可在同一封装中将两个或多个芯片堆叠在一起，构建所谓的 3D 芯片。尽管由于摩尔定律逐渐崩溃，晶体管缩小的速度正在变慢，但芯片制造商仍然可以通过其他方式增加处理器和内存中的晶体管数量。
今年 5 月，在丹佛举行的 IEEE 电子元件和技术会议（ECTC）上，来自世界各地的研究小组公布了该技术的各种来之不易的改进，其中一些结果显示，3D 堆叠芯片之间的连接密度可能达到创纪录的水平：每平方毫米硅片上大约有 700 万个连接。
英特尔的 Yi Shi 在 ECTC 大会上报告说，由于半导体技术的新进展，所有这些连接都是必需的。摩尔定律现在受一个称为系统技术协同优化（STCO）的概念支配，即芯片的功能（例如缓存、输入 / 输出和逻辑）分别使用最先进工艺制程制造。然后可以使用混合键合和其他先进封装技术来组装这些子系统，以便让它们像单个硅片一样工作。但这只有在存在高密度连接的情况下才能实现，这些连接可以在几乎没有延迟或能耗的情况下在单独的硅片之间传送数据。
在所有先进封装技术中，混合键合提供了最高密度的垂直连接。因此，它是先进封装行业增长最快的领域，Yole Group 技术和市场分析师 Gabriella Pereira 表示，到 2029 年，该方向的市场规模将增长两倍以上，达到 380 亿美元。预计到那时，混合键合将占据约一半的市场。
在混合键合中，铜 pad 建立在每个芯片的顶面上。铜被绝缘层（通常是氧化硅）所包围，pad 本身略微凹进绝缘层的表面。在对氧化物进行化学改性后，将两个芯片面对面压在一起，使每个凹陷的 pad 对齐。然后慢慢加热这个夹层，使铜膨胀到间隙处并熔合，从而连接两个芯片。
1、混合键合从两个晶圆或一个芯片和一个晶圆相对开始。配合面覆盖有氧化物绝缘层和略微凹陷的铜垫，铜垫与芯片的互连层相连。
2、将晶圆压在一起，在氧化物之间形成初始键合。
3、然后缓慢加热堆叠的晶圆，使氧化物牢固连接，并使铜膨胀以形成电连接。
a、为了形成更牢固的键合，工程师需要压平氧化物的最后几纳米。即使是轻微的凸起或翘曲也会破坏密集连接。
b、铜必须从氧化物表面凹陷到恰到好处的程度。太多就无法形成连接，太少就会把晶圆推开。研究人员正在研究如何将铜控制到单个原子层的水平。
c、晶圆之间的初始连接是弱氢键。退火后，连接变成强共价键。研究人员预计，使用不同类型的表面，如碳氮化硅，则会有更多位置可以形成化学键，将使晶圆之间的连接更牢固。
d、混合键合的最后一步可能需要数小时，并且需要高温。研究人员希望降低温度，缩短工艺时间。
e、虽然两片晶圆上的铜压在一起形成电连接，但金属的晶粒边界通常不会从一侧穿过另一侧。研究人员正试图使边界上形成大的单晶铜颗粒，以提高电导率和稳定性。
混合键合既可以将一种尺寸的单个芯片连接到一个装满更大尺寸芯片的晶圆上，也可以将两个相同尺寸的整片晶圆键合在一起。当然，后一种工艺比前一种更成熟，部分原因是它在相机芯片中的应用。例如，欧洲微电子研究机构 Imec 的工程师已经创造了一些有史以来最密集的晶圆对晶圆键合，键合距离（或间距）仅为 400 纳米。但 Imec 仅实现了 2 微米的芯片对晶圆键合间距。
这相比当今在生产的先进 3D 芯片有了很大的改进（连接间距约为 9 微米）。而且它比前一代技术有了更大的飞跃：「微凸块」（microbumps）焊料，其间距为几十微米。
「在设备可用之后，将晶圆与晶圆对齐比将芯片与晶圆对齐更容易。大多数微电子工艺都是针对整片晶圆进行的，」法国研究机构 CEA Leti 集成与封装科学负责人 Jean-Charles Souriau 说道。但芯片对晶圆（或芯片到晶圆）技术在高端处理器中可以大放异彩，例如 AMD 的处理器，他们把新技术用于组装其先进 CPU 和 AI 加速器中的计算核心和缓存。
为了推动两种情况下的间距越来越紧密，研究人员专注于使表面更平坦，使绑定的晶圆更好地粘合在一起，并减少整个过程的时间和复杂性。做好这件事可能会彻底改变芯片的设计方式。
WoW，降低间距
最近的晶圆对晶圆（WoW）研究实现了最紧密的间距 —— 约 360 纳米到 500 纳米 —— 这有关在一件事上付出的大量努力：平整度。要以 100 纳米级的精度将两个晶圆结合在一起，整个晶圆必须几乎完全平坦。如果它稍微弯曲或扭曲，整个部分就无法连接。
晶圆的平坦化需要一项称为化学机械平坦化（CMP）的工艺。它对芯片制造至关重要，尤其是对于生产晶体管上方的互连层。
「CMP 是我们必须控制的混合键合关键参数，」Souriau 表示。ECTC 上展示的结果显示 CMP 被提升到了另一个水平，不仅使整个晶圆平坦化，而且还将铜垫之间的绝缘层的圆度降低到纳米级，以确保更好的连接。
其他一些研究人员则致力于确保这些扁平部件能够足够牢固地粘合在一起。他们尝试使用不同的表面材料，例如用碳氮化硅代替氧化硅，并使用不同的方案来化学激活表面。最初，当晶圆或芯片被压在一起时，它们通过相对较弱的氢键固定在一起，人们担心的是，在进一步的加工步骤中它们是否能保持原位。连接之后，晶圆和芯片会慢慢加热，这一过程称为退火，旨在形成更强的化学键。这些键到底有多强 —— 甚至如何弄清楚 —— 是 ECTC 上展示的大部分研究的主题。
最终的键合强度部分来自铜连接。退火步骤使铜在间隙处膨胀，形成导电桥。三星的 Seung Ho Hahn 解释说，控制间隙的大小是关键。膨胀太小铜就不会熔合，膨胀太多晶圆就会被推开。这是纳米级的问题，Hahn 报告了一种新化学工艺的研究，他希望通过一次蚀刻掉一个原子层的铜来实现这一点。
连接的质量也很重要。芯片互连中的金属不是单晶；而是由许多晶粒组成，这些晶粒朝向不同的方向。即使在铜膨胀后，金属的晶粒边界通常也不会从一侧跨越到另一侧。这种跨越应该会降低连接的电阻并提高其可靠性。日本东北大学的研究人员报告了一种新的冶金方案，最终可以生成跨越边界的大型单晶铜。「这是一个巨大的变化，」日本东北大学的副教授福岛誉史（Takafumi Fukushima） 说。「我们现在正在分析其背后的原因。」
ECTC 讨论的其他实验侧重于简化键合过程。一些人试图降低形成键合所需的退火温度（通常约为 300 °C），以尽量减少长时间加热对芯片造成损坏的风险。Applied Materials 的研究人员介绍了一种方法的进展，该方法可以大大减少退火所需的时间 —— 从几小时缩短到仅 5 分钟。
效果出色的 CoW
Imec 使用等离子蚀刻来切割芯片并赋予它们 chamfered corners。该技术消除了可能干扰粘合的机械应力（mechanical stress）。
目前，晶圆上芯片 (CoW) 混合键合对于高级 CPU 和 GPU 制造商来说更有用：它允许芯片制造商堆叠不同尺寸的小芯片，并在将每个芯片绑定到另一个芯片之前对其进行测试，以确保它们不会出现问题。毕竟，一个有缺陷的部件就注定了整个昂贵 CPU 的命运。
但是 CoW 具有 WoW 的所有困难，并且缓解这些困难的选项较少。例如，CMP 旨在平坦化晶圆（flatten wafers），而不是单个芯片。一旦从源晶圆上切下芯片并进行测试，就可以采取更少的措施来提高其键合准备情况。
尽管如此，英特尔的研究人员报告了具有 3 μm 间距的 CoW 混合键合，并且如上所述，Imec 的一个团队成功实现了 2 μm 间距，主要是通过使转移的 die 非常平坦，同时它们仍然附着在晶圆上并在整个过程中保持它们清洁。
两个团队都使用等离子蚀刻来切割芯片，而不是使用常用的锯切法（ blade）。与锯切法不同，等离子蚀刻不会导致边缘碎裂，从而产生可能干扰连接的碎片。它还允许 Imec 团队对芯片进行塑形，制作 chamfered corners，以减轻可能破坏连接的机械应力。
ECTC 的几位研究人员表示，CoW 混合键合对于高带宽存储器 (HBM) 的未来至关重要。HBM 是控制逻辑芯片顶部的 DRAM die 堆栈（目前有 8-12 个 die 高）。HBM 通常与高端 GPU 放置在同一封装中，对于处理运行 ChatGPT 等大型语言模型所需的海量数据至关重要。如今，HBM die 采用微凸点（microbump）技术进行堆叠，因此每层之间都有被有机填料包围的微小焊球。
但随着 AI 进一步提高内存需求，DRAM 制造商希望在 HBM 芯片中堆叠 20 层或更多层。微凸点占据的体积意味着这些堆栈很快就会变得太高而无法正确装入 GPU 封装中。混合键合会缩小 HBM 的高度，并且更容易从封装中去除多余的热量，因为层之间的热阻会更小。
在 ECTC 上，三星工程师展示了混合键合可以产生 16 层 HBM 堆栈。三星高级工程师 Hyeonmin Lee 表示：「我认为使用这项技术可以制造 20 层以上的堆栈。」其他新的 CoW 技术也有助于将混合键合引入高带宽存储器。
Souriau 表示，CEA Leti 的研究人员正在探索所谓的自对准（self-alignment）技术。这将有助于确保仅使用化学工艺即可实现良好的 CoW 连接。每个表面的某些部分将被制成疏水性的，而其他部分将被制成亲水性的，从而导致表面会自动滑入到位。
在 ECTC 上，来自东北大学和雅马哈机器人公司的研究人员报告了类似方案的工作，利用水的表面张力来对齐实验 DRAM 芯片上的 5-μm pad，精度优于 50-nm。
混合键合的上限
研究人员几乎肯定会继续减小混合键合连接的间距。台积电 pathfinding systems 项目经理 Han-Jong Chia 表示：「200 nm WoW 间距不仅是可能的，而且是理想的。」台积电计划在两年内推出一种称为背面供电（backside power delivery）的技术。英特尔计划在今年年底实现同样的目标。这项技术将芯片的电力传输互连置于硅表面下方而不是上方。
台积电研究人员计算出，通过排除这些电源管道（conduit），最上层可以更好地连接到较小的混合键合 pad。使用 200 nm 键合 pad 的背面供电传输将大大降低 3D 连接的电容，以至于能量效率和信号速度的测量结果将比使用 400 nm 键合 pad 实现的效果好 8 倍。
晶圆上芯片混合键合比晶圆上晶圆键合更有用，因为它可以将一种尺寸的 die 放置到更大 die 的晶圆上。然而，可实现的连接密度低于晶圆上晶圆键合。
Chia 表示，在未来的某个时候，如果键合间距进一步缩小，「折叠（fold）」电路块可能会变得实用。块内现在的一些长连接可能能够采用垂直捷径，从而加快计算速度并降低功耗。
并且，混合键合可能不限于硅。CEA Leti 的 Souriau 表示：「如今，硅对硅晶圆取得了很大进展，但我们也在寻求氮化镓与硅晶圆和玻璃晶圆之间的混合键合…… 一切皆有可能。」他们甚至提出了量子计算芯片混合键合，其中涉及对准和键合超导铌，而不是铜。
能造5nm芯片的euv光刻机,三大核心技术
1. 概述EUV（极紫外光）光刻技术是当前半导体产业中最关键的先进制造技术之一。 这项技术能够实现将微型和纳米电子元件的大小缩小至5纳米，已在众多领先半导体公司如Intel和TSMC的生产流程中得到应用。 2. EUV光刻机的核心技术EUV光刻机主要由三部分组成：EUV光源、光刻镜头和控制系统。 这三部分是实现EUV技术成功的关键。 2.1 EUV光源EUV光源发射波长为13.5纳米的极紫外光束。 开发能够持续发射此波长的光源挑战重重，且需使用如锡和锂等多种材料产生等离子体以产生光，但同时也产生了多余粒子，这些粒子会缩短EUV光刻机中光学元件的寿命。 2.2 光刻镜头光刻镜头是EUV技术的另一个关键部分，它必须在相对较短的距离内精确对准EUV光源并通过其发出的短波长光束进行光刻。 为了实现这一目标，光刻镜头需要使用多个反射镜对光束进行反射和聚焦，以便以所需方式进行刻蚀。 2.3 控制系统对于EUV光刻机而言，控制系统至关重要。 该系统确保光学元件与光刻模板之间的精准对齐，从而实现纳米级别的制造精度。 控制系统还需定期维护，以确保设备的稳定性和一致性。 3. 5nm芯片生产流程5nm芯片的制造过程包括以下几个步骤：3.1 硅片准备硅片是生产芯片的基础。 首先，硅片表面需要准备，以确保其干净、平滑，并能够接纳化学材料。 3.2 制作光罩制作光罩需要将设备与模板精确对准，以保证刻蚀的准确性。 接下来，将模板定位在硅片上，使激光能够准确地刻蚀硅片表面，最终形成所需的图案。 3.3 E-beam刻蚀E-beam刻蚀是芯片制造中的关键步骤之一。 该过程利用电子束来制造图案，通过对材料表面进行刻蚀来形成芯片上的电路元件。 3.4 金属沉积通过在芯片表面上沉积金属，可以形成芯片元件之间的电路连接。 这是制造工艺中的一个重要步骤。 3.5 光刻和刻蚀在芯片制造的最后阶段，使用EUV光刻机对芯片进行刻蚀。 这个步骤非常关键，可以通过这个步骤来确定芯片的最终形状和大小。 4. EUV技术的未来发展EUV技术已成为半导体制造的主导技术之一。 尽管目前EUV设备的成本较高，但EUV技术的优势越来越受到市场和行业的认可。 未来，随着EUV技术的不断发展和成熟，它将进一步提高半导体制造的效率和质量，为社会带来更多的创新和价值。 结论EUV光刻技术是半导体制造的先进技术之一，能够生产5nm芯片，为半导体行业注入新的活力。 EUV技术的优势在于其高效率、高精度和灵活性。 随着EUV技术的不断创新和完善，它将继续为半导体制造行业的发展和创新做出更大的贡献。
三星成功完成5nmEUV开发实现更大面积扩展和超低功耗优势
先进半导体技术的全球领导者三星电子今天宣布，其 5 纳米 (nm) FinFET 工艺技术已完成开发，现在可以为客户提供样品。 通过为其基于极紫外 (EUV) 的工艺产品添加另一个尖端节点，三星再次证明了其在先进代工市场的领导地位。 与 7nm 相比，三星的 5nm FinFET 工艺技术可将逻辑区域效率提高 25%，同时由于工艺改进而降低 20% 的功耗或提高 10% 的性能，使我们能够拥有更具创新性的标准单元架构。 除了从 7nm 到 5nm 的功率性能区域 (PPA) 改进之外，客户还可以充分利用三星高度复杂的 EUV 技术。 与其前身一样，5nm 在金属层图案化中使用 EUV 光刻并减少掩模层，同时提供更好的保真度。 5nm 的另一个关键好处是我们可以将所有 7nm 知识产权 (IP) 重用于 5nm。 因此，7nm 客户过渡到 5nm 将大大受益于降低的迁移成本、预先验证的设计生态系统，从而缩短他们的 5nm 产品开发。 由于三星代工厂与其“三星先进代工生态系统 (SAFE™)”合作伙伴密切合作，三星 5nm 的强大设计基础设施，包括工艺设计套件 (PDK)、设计方法 (DM)、电子设计自动化(EDA) 工具和 IP 从 2018 年第四季度开始提供。 此外，三星代工厂已经开始向客户提供 5nm 多项目晶圆 (MPW) 服务。 三星电子代工业务执行副总裁 Charlie Bae 表示：“我们成功完成了 5nm 开发，证明了我们在基于 EUV 的节点方面的能力。 “为了响应客户对先进工艺技术以实现其下一代产品差异化的激增需求，我们继续致力于加速基于 EUV 技术的批量生产。 ”2018 年 10 月，三星宣布准备就绪并开始生产 7nm 工艺，这是其第一个采用 EUV 光刻技术的工艺节点。 该公司已提供业界首款基于EUV的新产品的商业样品，并于今年年初开始量产7nm工艺。 此外，三星正在与客户合作开发基于 EUV 的定制工艺节点 6nm，并且已经收到了其首款 6nm 芯片的产品流片。 Bae 先生继续说道：“考虑到包括 PPA 和 IP 在内的各种优势，预计三星基于 EUV 的高级节点对 5G、人工智能 (AI)、高性能计算 (HPC)、和汽车。 凭借我们强大的技术竞争力，包括我们在 EUV 光刻领域的领先地位，三星将继续为客户提供最先进的技术和解决方案。 ”三星代工厂基于 EUV 的工艺技术目前正在韩国华城的 S3 生产线生产。 此外，三星还将在华城将 EUV 产能扩大到一条新的 EUV 生产线，该生产线预计将于 2019 年下半年完成，并从明年开始量产。
半导体芯片工艺——光刻工艺
半导体芯片工艺的瑰宝：光刻工艺探索
光刻工艺，如同半导体芯片制造的精细画笔，其精湛技艺决定了电路的微观世界。 首先，我们来看光刻工艺的两大基石——曝光方式。
一、曝光的秘密
接触式曝光，顾名思义，是将掩模版直接与涂有光刻胶的晶圆亲密接触，虽然设备简单，成本低，但易受灰尘影响，影响图像清晰度。 相比之下，缩小投影曝光采用光学系统，将图案缩小并精确复制到晶圆上，通过多次曝光提高分辨率，但聚焦深度与分辨率提升存在矛盾。
二、分辨率与聚焦深度
分辨率的提升依赖于波长的减小、透镜系统优化以及工艺参数的改进。 然而，减小波长和增大数值孔径会带来聚焦深度减小，这对精密工艺来说是个挑战。 从G-line的436nm到EUV的极紫外光，曝光光源的历史见证了技术的进步。
三、光刻胶的艺术
光刻胶是光刻工艺的灵魂，正性胶在未曝光区域留下图形，而负性胶则在曝光区域保留。 它们的感光机理，如正性胶的重氮萘醌与酚醛树脂结合，负性胶的光聚合反应，决定了它们在工艺中的角色。
四、显影与去胶的艺术
显影是揭示光刻胶秘密的关键步骤，正性胶用显影液溶解曝光区域，而负性胶则用溶剂去除非曝光区域。 去胶则是通过氧等离子体的燃烧，去除光刻胶的有机成分，确保晶圆表面的洁净。
五、技术的突破与挑战
浸液曝光技术通过填充水来提高数值孔径，而双重图形技术如SADP，通过两次曝光实现更高的分辨率，自对准双重成像更是巧妙地利用非光刻工艺进行图形倍频。 EUV的引入，虽带来波长的革命，却带来了光学系统设计的新课题。
六、纳米压印的新篇章
纳米压印技术则以模具压印树脂，热或光固化的方式，实现图形的精确复制。 无论是热纳米压印的塑形转移，还是光纳米压印的光固化，都展示了工艺的创新与多样性。
光刻工艺的每一个细节，都承载着半导体制造业的未来。 深入理解并掌握这些技术，方能在微小的世界里构建出无尽可能。 想要了解更多详尽的内容，那就请探索《图解入门——半导体制造工艺基础精讲》这本书吧。
